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Oussama AbassiOA

Oussama Abassi

RTL design engineer (VHDL/Verilog)

600 €/jour
Paris, FR
8-15 ans

Délai de réponse moyen : 1h

À propos de Oussama

Over 10 years in ASIC and FPGA design and verification. Very strong practical knowledge of VHDL/Verilog design flow including synthesis, timing analysis, logic simulation, functional/formal verification, emulation and prototyping.
  • Français

    Bilingue ou natif

  • Anglais

    Capacité professionnelle complète

Accepte de travailler sur site
Paris (jusqu’à 30 km)

Expériences

  • Safran Electronics & Defense
    FPGA Engineer
    mars 2023 - décembre 2023 (9 mois)
    Massy, France
    VHDL, FPGAs Xilinx, Time Sensitive Networks.

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Formations

  • Doctor of Philosophy
    Université de Bretagne-Sud
    2014
    PhD, Study of non-binary LDPC decoders
  • Master 2, Micro-technologies of communication systems
    Université Paris-Est Marne-la-Vallée
    2010
    Master 2, Micro-technologies of communication systems

Compétences

Catégories