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Farid Lahrach

ingénieur électronicien formateur fpga vhdl dsp

Peut se déplacer à Paris

  • 48.8546
  • 2.34771
Proposer un projet La mission ne démarrera que si vous acceptez le devis de Farid.
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Localisation et déplacement

Localisation
Paris, France
Peut travailler dans vos locaux à
  • Paris et 50km autour

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Compétences (12)

  • Débutant Intermédiaire Confirmé
  • Débutant Intermédiaire Confirmé
  • C
    Débutant Intermédiaire Confirmé
  • Débutant Intermédiaire Confirmé
  • R&D
    Débutant Intermédiaire Confirmé
  • DSP
    Débutant Intermédiaire Confirmé
  • Débutant Intermédiaire Confirmé
  • Débutant Intermédiaire Confirmé

Farid en quelques mots

Une expérience significative en développement FPGA et dans le domaine spatial.
Réalisation technique de projet: conception, développent et test de matériel (FPGA).
Architectures reconfigurables, environnement contraint, fiabilité des systèmes.
Connaissance des flows de développement, des architectures des derniers SoC (Xilinx UlttaScale...)

Expériences

Auto-entrepreneur

Aéronautique & aérospatiale

Formateur FPGA VHDL  - En tant que freelance

Paris, France

septembre 2020 - Aujourd'hui (1 an et 8 mois)

Formateur: Architectures FPGA Xilinx, Langage VHDL et Langage C
Nom de l’entrepriseFreelance
Dates d’emploisept. 2020 – Aujourd’hui
Durée d’emploi4 mois
LieuÎle-de-France, France
1- Architecture d'un FPGA Xilinx
2- Les possibilités de conception hardware offertes par le langage VHDL
3- Techniques de synthèse logique
4- Analyse des performances des FPGA Xilinx et contraintes d'implémentation.
5- Outils de DEBUG et analyse des rapports d'implémentation.
6- SoC Zynq-7000
7- Langage C
FPGA VHDL Simulation Algorithmique

ALTER TUV

Aéronautique & aérospatiale

Ingénieur électronicien

Toulouse, France

septembre 2012 - février 2013 (5 mois)

Contexte :
Tests des nouveaux composants électroniques disponibles sur le marché pour des applications spatiales pour valider leur fiabilité.

Responsabilités :

- Analyse de cahiers de charges
- Design FPGA
• Simulation et synthèse
• Recherche d’architectures optimales
• Debug de systèmes complexes sur cible FPGA
- Développement en LabWindows/CVI de logiciels et matériels pour les nouveaux composants électroniques
- Architecture : Viretex 5
- Participation au tests des composants
FPAG VHDL LabWindows/CVI R&D

CEA List

Aéronautique & aérospatiale

Ingénieur Chercheur R&D

Paris, France

juillet 2016 - septembre 2018 (2 ans et 2 mois)

Commissariat à l’énergie Atomique et aux énergies alternatives CEA LIST Développement des techniques pour augmenter le niveau de fiabilité d’un système à base de processeur Rocket-Chip (RISC-V) fonctionnant en mode Lockstep et des processeurs pour le calcul neuronal.
Responsabilités :
R&D :
• Développement d’un module JTAG pour le processeur PNeuro
• Fiabilité des systèmes reconfigurables
• Test de l’architecture électronique, tolérance aux fautes
• Techniques pour augmenter la fiabilité des systèmes sur puce SoC.
VHDL FPGA C APB/AHB protocol CHISEL RISC-V

SAFRAN - SAFRAN GROUP

Aéronautique & aérospatiale

Ingénieur Traitement du Signal FPGA

Les Ulis, France

juin 2019 - février 2020 (8 mois)

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