À propos de Abir
J'ai une expérience significative dans la conception, la validation et l'implémentation des blocs VHDL sur FPGA à très faible empreinte.
La conception des blocs vhdl se fait au niveau des éléments basiques ( bascules, compteurs, mémoires..)
Arabe
Bilingue ou natif
Français
Bilingue ou natif
Anglais
Capacité professionnelle complète
Accepte de travailler sur site
Bry-sur-Marne (jusqu’à 50 km)
Expériences
- vitecFreelance Digital Design Engineer ( VHDL, FPGA, ASIC, DO-254)TÉLÉCOMMUNICATIONSfévrier 2023 - Aujourd'hui (3 ans et 3 mois)Châtillon, FranceDesign of an IP to make a Move function of a memory at Byte level .RTL IP specification, simulation and validation.ASIC synthesis.Test and integration.Image processing test and validation.
- Safran Electronics & DefenseFreelance Digital Design Engineer ( VHDL, FPGA, ASIC, DO-254)AÉRONAUTIQUE & AÉROSPATIALEoctobre 2022 - février 2023 (4 mois)Paris, FranceOptimization of ALU Design in SystemVerilog.Adding Macro functions for matrix computation.Test and validation Design.
- Safe Connect SystemsHardware Team LeaderAÉRONAUTIQUE & AÉROSPATIALEjuillet 2017 - janvier 2022 (4 ans et 6 mois)• La spécification système d’un réseau Ethernet TSN déterministe avec faible empreinte.• Rédaction des cahiers de charges des blocs à développer (timing, spécifications détaillées, MEF)• Spécification, conception, tests et validation sur FPGA des principaux IPs utilisés pour la création d’un réseau Ethernet déterministe ( Rx, Tx, librairies, Bus internes..)• Spécification, conception, tests et validation des interfaces RGMII/SGMII (1Gbp, 100 Mbps)• Conception et implémentation d’un switch TSN avec 12 ports sur ARRIA 10 (Carte Attila Intel)• Mise en place avec l’équipe de plusieurs architectures à base de switch, EndPoind…• Développement d’un outil de configuration avec interface graphique utilisateur sur Python permettant à l’utilisateur d’initialiser son switch TSN.• Rédaction des documents de communication (CIR, marketing...)• Représentation de la société lors de salons et évènements divers : SPS2019 (Nuremberg), ERTS2 2020 (Toulouse)…Outils : Modelsim, Intel Quartus (17.1, 18.1), VHDL, Arria 10, Cyclone 10
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Formations
- PHD MicroelectronicsENSTA Paristech2012Projet industriel MPSOCExplorer (ENSTA Paristech, Eve Company, Arteris) • Conception et implémentation d’une architecture à base de multiprocesseurs sur puces (Multi Processor System On Chip MPSOC) avec la technologie 3D IC de Tezzaron. Une comparaison entre différentes architectures : Butterfly et Mesh • Conception des réseaux sur puces avec la topologie Butterfly et Mesh. • Conception d’une architecture MPSOC avec 16 processeurs, 16 mémoires et un réseau sur puce NoC avec la topologie Butterfly. Emulation de cette architecture sur les plateformes Multi FPGA de EVE Company (Zebu UF4 et Zebu Server). • Conception et implémentation d’un MPSOC hiérarchique (64 processeurs et 64 mémoires)
- Microelectronics EngineerEcole Nationale des ingénieurs de Tunis2008